Veryl registryAkiyukiOkayasu/gndless-iec60958-veryl · gndless_iec60958Source ↗

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SpdifReceiver

S/PDIF consumer receiver

共通stereo receiverをS/PDIF向けの公開APIとして提供する薄いラッパー A subframeを保持し、続くB subframeと組み合わせてstereo sampleを出力する。 sample_valid && !sample_readyの間はPCM、invalid、user、statusを保持し、line側にもbackpressureを伝えて次の完成subframeを受理しない。 block_starterrorはイベントを示す1クロックpulseであり、stall中は保持しない。

Ports


clk input clock システムクロック
rst input reset リセット
cell_tick input logic BMC cell進行パルス
line_bit input logic BMC line入力
line_valid input logic line_bit有効
sample_valid output logic stereo sample出力有効
sample_ready input logic stereo sample受理可能
left_audio output AudioSample 左チャンネルPCM
right_audio output AudioSample 右チャンネルPCM
left_invalid output bbool 左チャンネルinvalid flag
right_invalid output bbool 右チャンネルinvalid flag
left_user output logic 左subframeのU bit
right_user output logic 右subframeのU bit
left_status output logic 左subframeのC bit
right_status output logic 右subframeのC bit
block_start output logic block開始パルス
error output bbool 受信エラーフラグ