Veryl registryAkiyukiOkayasu/gndless-filter-veryl · gndless_filterSource ↗

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CicDecimator

CIC間引きフィルタ

入力側でSTAGES段の積分器を毎input_valid時に更新し、DECIMATION個ごとにSTAGES段の櫛形フィルタを通して出力する。 出力にはCIC固有のゲイン DECIMATION^STAGES が含まれる。

Parameters


INPUT_WIDTH u32 入力サンプルのビット幅
ACCUMULATOR_WIDTH u32 積分器・出力のビット幅
STAGES u32 積分器と櫛形フィルタの段数
DECIMATION u32 間引き比

Ports


clk input clock システムクロック
rst input reset リセット
input_valid input bbool 入力サンプル有効
input_sample input signedlogic 入力サンプル
output_valid output bbool 出力サンプル有効
output_sample output signedlogic 間引き後の出力サンプル